Розміщення і трасування — Вікіпедія

Розміщення і трасування (англ. place and route) — етап у розробці друкованих плат, інтегральних мікросхем та FPGA. Як випливає з назви, воно складається з двох етапів, розміщення та маршрутизації. Перший крок, розміщення, включає в себе вирішення, де розмістити всі електронні компоненти, схеми та логічні елементи в загальному обмеженому обсязі простору. Далі слідує маршрутизація, яка вирішує точний дизайн всіх проводів, необхідних для підключення розміщених компонентів. Цей крок повинен реалізувати всі потрібні підключення, дотримуючись правил та обмежень процесу виробництва.

Місце та маршрут використовується в декількох контекстах:

Печатні плати, під час яких компоненти графічно розміщуються на дошці та проводяться між ними
Інтегральні мікросхеми, під час яких макет більшого блоку ланцюга або всієї схеми створюється з макетів менших підблоків
ПЛІС, під час яких логічні елементи розміщуються та взаємоз'єднуються в сітці FPGA

У всіх цих контекстах кінцевий результат під час оформлення та маршрутизації — це макет, геометричний опис розташування та обертання кожної частини та точний шлях кожного з них.

Інколи деякі люди називають все макетування процесу «місце і маршрут».

Друкована плата[ред. | ред. код]

Конструкція друкованої плати поставляється після створення схеми та створення ноутбука. Сгенерированный нетліст потім читається в інструмент макета і пов'язаний з відбитками частини з бібліотеки. Розподіл і маршрутизація тепер можна розпочати.

Розміщення та маршрутизація, як правило, здійснюється в два етапи. Спочатку розміщують компоненти, а потім маршрутизують з'єднання між компонентами. Розміщення компонентів не є абсолютним під час фази маршрутизації, оскільки воно все ще може бути змінено шляхом переміщення та обертання, особливо в конструкціях, що використовують більш складні компоненти, такі як FPGA або мікропроцесори. Їх велика кількість сигналів, а також їх потреба цілісності сигналу може потребувати оптимізації розміщення.^[1]

Отриманий дизайн потім виводиться у форматі Gerber RS-274X для завантаження в систему CAM виробника.

Програмована користувачем вентильна матриця[ред. | ред. код]

Процес розміщення та маршрутизації для FPGA, як правило, не виконує особа, але використовує інструмент, наданий постачальником FPGA або іншим виробником програмного забезпечення. Потреба в програмних засобах пов'язана з складністю схеми в межах ПЛІС та функцією, яку бажає виконавець дизайнер. Проєкти FPGA описуються за допомогою логічних схем, що містять мови цифрової логіки та опису апаратури, такі як VHDL та Verilog. Потім вони будуть викладені за допомогою автоматизованої процедури «Місце-маршрут» для створення розв'язки, яка буде використовуватися для взаємодії з частинами поза межами ПЛІС [1].

Інтегральні схеми[ред. | ред. код]

Стадія IC-маршрутизації та маршруту зазвичай починається з однієї або декількох схем, HDL-файлів або попередньо перенесених IP-ядер, або деякої комбінації всіх трьох. Він створює макет IC, який автоматично перетворюється на роботу маски у стандартному форматі GDS II або у форматі OASIS.^[2]

Історія[ред. | ред. код]

Остаточний компонування ранніх мікросхем та друкованих плат був збережений як стрічка з Рубіліта на прозорій плівці.

Поступово автоматизація електронного дизайну автоматизувала все більше і більше робочих місць і маршрутів. Спочатку це просто прискорило процес внесення безлічі невеликих редагувань, не витрачаючи багато часу на згортання та приклеювання стрічки. Пізніше перевірка правил дизайну прискорила процес перевірки найбільш поширених видів помилок. Пізніше автоматичні маршрутизатори прискорюють процес маршрутизації.

Деякі люди сподіваються, що подальше вдосконалення автозапуску та авторозпилювачів зрештою дадуть хороші макети без будь-якого ручного втручання людини. Подальша автоматизація призводить до ідеї кремнієвого компілятора.

Примітки[ред. | ред. код]

↑ FPGA/PCB Co-Design Increases Fabrication Yields. Printed Circuit Design and Fabrication. Архів оригіналу за 5 липня 2008. Процитовано 24 липня 2008.
↑ A. Kahng, J. Lienig, I. Markov, J. Hu: «VLSI Physical Design: From Graph Partitioning to Timing Closure», Springer (2011), ISBN 978-90-481-9590-9, pp. 7-11.

[PCDandF-1] FPGA/PCB Co-Design Increases Fabrication Yields. Printed Circuit Design and Fabrication. Архів оригіналу за 5 липня 2008. Процитовано 24 липня 2008.

[2] A. Kahng, J. Lienig, I. Markov, J. Hu: «VLSI Physical Design: From Graph Partitioning to Timing Closure», Springer (2011), ISBN 978-90-481-9590-9, pp. 7-11.

[1]

[2]